چطور این مقاله مهندسی برق را دانلود کنم؟
فایل انگلیسی این مقاله با شناسه 2008776 رایگان است. ترجمه چکیده این مقاله مهندسی برق در همین صفحه قابل مشاهده است. شما می توانید پس از بررسی این دو مورد نسبت به خرید و دانلود مقاله ترجمه شده اقدام نمایید
حجم فایل فارسی :
526 کیلو بایت
نوع فایل های ضمیمه :
Pdf+Word
کلمه عبور همه فایلها :
www.daneshgahi.com
عنوان فارسي
طراحی و شبیه سازی گیت های منطقی توان پایین بر اساس FED های نانو مقیاس با اتصال جانبی
عنوان انگليسي
Design and Simulation of Low-Power Logic Gates Based on Nanoscale Side-Contacted FED
نویسنده/ناشر/نام مجله
IEEE TRANSACTIONS ON ELECTRON DEVICES
این مقاله چند صفحه است؟
این مقاله ترجمه شده مهندسی برق شامل 6 صفحه انگلیسی به صورت پی دی اف و 21 صفحه متن فارسی به صورت ورد تایپ شده است
چکیده
قطعۀ نانو مقیاس جدیدی به نام دیود اثر میدانی با اتصال جانبی (S-FED) متشکل از دیود و SOI-MOSFET مسطح پیش از این مطرح شده بود. در این مقاله، S-FED از نظر تابع کار با در نظر گرفتن طراحی گیت های منطقی مانند NOT، NAND، NOR و XOR بهینه سازی می شود. نتایج حاصل نشان می دهند که تابع کار بهینه برابر با eV 4.7 است که در آن می توان بالاترین مقدار ION/IOFF را به دست آورد. برای تعیین عملکرد گیت های منطقی پیشنهادی از شبیه سازی های حالت ترکیبی استفاده شده است. همچنین اثبات کاهش مصرف توان کل تا 56 درصد نیز ارائه شده است به طوری که گیت NOT مبتنی بر S-FED باعث بهبود حاصلضرب توان-تاخیر در حدود 30 درصد در مقایسه با نسخۀ مبتنی بر CMOS می شود. فرآیند ساخت و تولید مشابه فن آوری CMOS می تواند برای تسهیل دستیابی عملی به نسل جدید گیت های منطقی مبتنی بر S-FED بسیار سودمند باشد.
1-مقدمه
کوچک سازی مقیاس فن آوری MOSFET برای دستیابی به عملکرد مطلوب، چگالی بسته‌بندی و قابلیت اطمینان همواره مورد توجه بوده است همان طور که در قانون مور پیش بینی شده بود. با این حال، کوچک سازی مقیاس باعث ایجاد مسائل جدی به ویژه در فن آوری های زیرمیکرومتر و نانو مقیاس عمیق شده است [1]، [2]. ساختارهای جدیدی برای غلبه بر مسائل ناشی از بلند پروازی های حوزۀ فن آوری CMOS نانو مقیاس پیشنهاد شده اند...
تابع کار گیت طراحی گیت منطقی( NOR NAND و XOR)
:کلمات کلیدی
Abstract
A new nanoscale device has been already introduced as a side-contacted field effect diode (S-FED), which is composed of a diode and planar SOI-MOSFET. In this paper, S-FED is optimized in terms of work function, with due attention to the design of logic gates, such as NOT, NAND, NO R, and XO R. Results demonstrate that optimum work function is 4.7 eV in which the highest value of ION/ IOFF can be achieved. Mixed-mode simulations are used to determine the performance of the proposed logic gates. Also, the proof regarding the mitigation of the total power consumption up to 56% is presented so that not gate based on S-FED improves power delay product by about 30%, compared with the CMOS-based version. A similar fabrication process with the CMOS technology could be asserted as the considerable advantage to pave the way of feasibly realizing the new generation of S-FED-based logic gates.
Keywords:
Gate work function logic gate design (NAND NOR and XOR)
سایر منابع مهندسی برق در زمینه گیت های منطقی