چطور این مقاله مهندسی برق را دانلود کنم؟
فایل انگلیسی این مقاله با شناسه 2008738 رایگان است. ترجمه چکیده این مقاله مهندسی برق در همین صفحه قابل مشاهده است. شما می توانید پس از بررسی این دو مورد نسبت به خرید و دانلود مقاله ترجمه شده اقدام نمایید
حجم فایل فارسی :
1 مگا بایت
نوع فایل های ضمیمه :
Pdf+Word
کلمه عبور همه فایلها :
www.daneshgahi.com
عنوان فارسي
یک SAR ADC 10 بیتی MS/s 50 با یک رویه کلیدزنی خازن یکنواخت
عنوان انگليسي
A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure
نویسنده/ناشر/نام مجله
IEEE JOURNAL OF SOLID-STATE CIRCUITS
این مقاله چند صفحه است؟
این مقاله ترجمه شده مهندسی برق شامل 10 صفحه انگلیسی به صورت پی دی اف و 25 صفحه متن فارسی به صورت ورد تایپ شده است
چکیده
این مقاله، یک مبدل آنالوگ به دیجیتال (ADC) رجیستر تقریب متوالی (SAR) 10 بیتی MS/s 50 با یک رویه کلیدزنی خازن یکنواخت را ارائه می کند. در مقایسه با مبدل هایی که از رویه متداول استفاده می کنند، انرژی کلیدزنی میانگین و ظرفیت خازنی کل، به ترتیب به اندازه % 81 و % 50 کاهش یافته اند. در رویه کلیدزنی، ولتاژ حالت مشترک ورودی، به تدریج به زمین، همگرا می شود. یک مقایسه کننده بهبود یافته، افست وابسته به سیگنال ناشی از تغییر ولتاژ حالت مشترک را کاهش می دهد. نمونه، با استفاده از فن آوری CMOS 1P8M μm 0/13 ساخته شد. در یک ولتاژ V 1/2 و MS/s 50، ADC، به یک SNDR dB 57/0 دست یافته و mW 0/826 مصرف می کند که منجر به یک معیار شایستگی (FOM) fJ 29 بر گام تبدیل می شود. هسته ADC، تنها یک سطح فعال μm2 265×195 را اشغال می کند.
1-مقدمه
مبدل های آنالوگ به دیجیتال (ADC) رجیستر تقریب متوالی (SAR)، برای تکمیل یک تبدیل، نیاز به چند سیکل مقایسه داشته و بنابراین، سرعت عملیاتی پایینی دارند. ساختارهای SAR، به صورت گسترده در کاربردهای توان پایین و سرعت پایین (کمتر از چند MS/s) استفاده شده اند. در سال های اخیر، با کاهش اندازه های CMOS، ADC SAR ها به نرخ های نمونه برداری چند ده MS/s تا چند GS/s با دقت های 5 بیت تا 10 بیت، دست یافته اند [1]-[12]…
مبدل آنالوگ به دیجیتال انرژی کارآمد توان پایین
:کلمات کلیدی
Abstract
This paper presents a low-power 10-bit 50-MS/s successive approximation register (SAR) analog-to-digital converter (ADC) that uses a monotonic capacitor switching procedure. Compared to converters that use the conventional procedure, the average switching energy and total capacitance are reduced by about 81% and 50%, respectively. In the switching procedure, the input common-mode voltage gradually converges to ground. An improved comparator diminishes the signal-dependent offset caused by the input common-mode voltage variation. The prototype was fabricated using 0.13- µm 1P8M CMOS technology. At a 1.2-V supply and 50 MS/s, the ADC achieves an SNDR of 57.0 dB and consumes 0.826 mW, resulting in a figure of merit (FOM) of 29 fJ/conversion-step. The ADC core occupies an active area of only 195× 265 µm2.
Keywords:
Analog-to-digital converter energy efficient low power
سایر منابع مهندسی برق در زمینه الگوریتم SAR ADC