چطور این مقاله مهندسی برق را دانلود کنم؟
فایل انگلیسی این مقاله با شناسه 2008564 رایگان است. ترجمه چکیده این مقاله مهندسی برق در همین صفحه قابل مشاهده است. شما می توانید پس از بررسی این دو مورد نسبت به خرید و دانلود مقاله ترجمه شده اقدام نمایید
حجم فایل انگلیسی :
543 Kb
حجم فایل فارسی :
251 کیلو بایت
نوع فایل های ضمیمه :
Pdf+Word
کلمه عبور همه فایلها :
www.daneshgahi.com
عنوان فارسي
یک SAR ADC اضافی 10 بیتی MS/s 50 با DAC آرایه خازنی دو بخشی
عنوان انگليسي
A 10-bit 50-MS/s redundant SAR ADC with split capacitive-array DAC
نویسنده/ناشر/نام مجله
Analog Integr Circ Sig Process
این مقاله چند صفحه است؟
این مقاله ترجمه شده مهندسی برق شامل 7 صفحه انگلیسی به صورت پی دی اف و 9 صفحه متن فارسی به صورت ورد تایپ شده است
چکیده
یک ساختار جدید برای مبدل های آنالوگ به دیجیتال رجیستر تقریب متوالی (SAR ADC) با استفاده از الگوریتم جستجوی غیر دودویی تعمیم یافته، برای کاهش پیچیدگی و مصرف توان مدار دیجیتال، پیشنهاد شده است. ساختار پیشنهادی، بر مبنای DAC آرایه خازنی دو بخشی با یک منطق کلیدزنی ساده در مقایسه با ساختار SAR ADC غیر دودویی متداول است. یک SAR ADC 10 بیتی MS/s 50 بر مبنای ساختار پیشنهادی در یک فن آوری CMOS μm 0/18 است. نتایج شبیه سازی نشان می دهند که در یک ولتاژ تغذیه V 1/2، SAR ADC به یک نسبت سیگنال به نویز و اعوجاج بالای dB 59/5 و یک مصرف توان mW 1/3 دست می یابد که منجر به یک معیار شایستگی 33 fJ بر گام می شود.
1-مقدمه
در سال های اخیر، مبدل های آنالوگ به دیجیتال (ADC) رجیستر تقریب متوالی (SAR)، نشان داده اند که برای پیاده سازی دقت های متوسط 8-10 بیت و نرخ های نمونه برداری بالای ده ها MS/s با بازده توان عالی، امیدوار کننده هستند [1-5]. در SAR ADC، وقتی نرخ نمونه برداری افزایش می یابد، تنظیم زمان نشست، برای پایدار شدن DAC خازنی، ناکافی می شود. به جای یک جستجوی دودویی متداول، یک جستجوی غیر دودویی می تواند برای ممکن ساختن تحمل خطاهای نشست DAC غیر کامل، استفاده شود....
مبدل دیجیتال به آنالوگ ADC تقریب متوالی اضافی الگوریتم جستجوی اضافی
:کلمات کلیدی
Abstract
A new architecture for successive-approximation register analog-to-digital converters (SAR ADC) using generalized non-binary search algorithm is proposed to reduce the complexity and power consumption of the digital circuitry. The proposed architecture is based on the split capacitive-array DAC with a simple switching logic as compared to the conventional non-binary SAR ADC architecture. A 10-bit 50-MS/s SAR ADC is designed based on the proposed architecture in a 0.18 lm CMOS technology. Simulation results show that at a supply voltage of 1.2 V, the SAR ADC achieves a peak signal-to-noise-and-distortion ratio of 59.5 dB, and a power consumption of 1.3 mW, resulting in a figure of merit of 33 fJ/conversion-step.
Keywords:
Digital-to-analog converter Redundant successive approximation ADC Redundant search algorithm
سایر منابع مهندسی برق در زمینه الگوریتم SAR ADC