چکیده
یک شبکه روی‌تراشه‌ی سه بعدی قابل اطمینان (3D-NoC) برای سیستم های چندهسته ای آینده مورد نیاز است. Through-siliconVia (TSV) یک جز غالب NOC سه بعدی است که از عملکرد بهتر و مصرف توان کمتر پشتیبانی می‌کند. کوپلینگ TSV القایی، اثرات مخرب زیادی روی یکپارچگی سیگنال (SI) و تأخیر انتقال دارد. در این مقاله، کوپلینگ القایی TSV بر اساس فرآیند تکنولوژی، طول TSV و شعاع TSV برای طیف وسیع فرکانس‌ها تحلیل شده است. یک روش طبقه بندی ولتاژ کوپلینگ القایی برای ساختاربندی‌های TSV مختلف ارائه شده است. یک روش کدینگ جدید ابداع شده است که اثرات کوپلینگ القایی را با تنظیم الگوری جریان فعلی کاهش دهد. شبیه سازی‌ها برای ماتریس TSV 4*8 نشاندهنده‌ی کاهش 23% ولتاژ کوپلینگ است که افزونگی اطلاعات 12.5% را اعمال می‌کند.
1-مقدمه
توسعه‌ی سریع IC با مقیاس کوچکتر آن ممکن است زیرا محدودیت‌های فیزیکی داریم: به کارگیری طراحی‌های چندهسته‌ای به جای تک هسته‌ای با فرکانس بالاتر ارائه شده است. شبکه روی تراشه (NoC) به عنوان شبکه ای از روترها پیشنهاد شده است تا اتصال این هسته‌ها را انجام دهد [1],[2]. بسیاری از روش‌های ارتباطی روی تراشه‌ی مختلف معرفی شده‌اند از جمله سوئیچ‌های نوری روی تراشه [3] از نرخ انتقال داده ی بالاتر پشتیبانی می‌کند. با این حال همه‌ی آنها سربار نامطلوبی مانند تبدیل الکتریکی به نوری دارند. طرح سه بعدی (3D) بهترین رویکرد امیدوارکننده برای نسل بعدی یکپارچه سازی‌های چند هسته‌ای روی یک تراشه است درحالیکه ناحیه‌ی ردپای کوچکتری از خود بجای می‌گذارد و عملکرد زمانبندی بهتری نسبت به معماری دو بعدی دارد [4]. ترکیب فناوری‌های NoC و یکپارچه‌ی سه بعدی یک افق جدید برای طراحی اتصال درونی روی تراشه ارائه می‌کند. NOC سه بعدی، پهنای باند بالاتر، فاکتور فرم کوچکتر و طول سیم کوتاه‌تر و اتلاف انرژی کمتر و عملکرد بهتری نسبت به NoCهای دو بعدی سنتی به دست می‌دهد [5]. یکپارچه سازی‌های سه بعدی با Through-silicon Via (TSV) در حال حاضر مطلوب‌ترین انتخاب به عنوان ارتباط عمودی-الکتریکی بین ردیف‌هاست که در شکل 1 نشان داده شده است. با این حال آنها دارای نقص‌های فیزیکی مانند تاب برداشتن تراشه، کوپلینگ TSV و استرس حرارتی هستند [6],[7]. اثر یکپارچگی سیگنال (SI) یکی دیگر از چالش‌های اصلی در ICهای سه بعدی با TSV است (منبع نویز کوپلینگ) که به بیشتر شدن تأخیر مسیر منجر می‌شود [8],[9] . از سوی دیگر، نرخ رخداد خطا با کاهش اندازه‌ی ویژگی دستگاه منطقی افزایش می‌یابد [10] که ممکن است برای طرح‌های پشته ای سه بعدی بدتر هم شود. بسیاری از ارزیابی‌های تحمل خطا و روش‌های تحمل پذیر خطا بیان شده‌اند تا NoCهای دو بعدی قابل اعتماد را ارائه دهند [2]. یک روتر NoC دو بعدی مقاوم در برابر خطا در [11] ارائه شده است که در آن مولفه ی سوئیچ و جدول مسیریابی می‌توانند خطاهای SET و SEU را تنظیم کنند…