چکیده
در این تحقیق، یک روش مؤثر به منظور بهینه سازی توان و تأخیر ارتباط های داخلی به صورت سرتاسری ارائه شده است. روش نوسان پایین بهینه سازی شده و برای طول های مختلف ارتباطات سرتاسری به کار رفته است. روش درایور و رسیور مود جریان (CMDR) ارائه شده است. علاوه بر این، یک الگوریتم جستجوی تصادفی با عنوان تبرید شبیه سازی شده (SA) که به گونه ای هوشمند و با استفاده از یک تابع هزینه خطی تکه ای و لگاریتمی بهبود یافته است، به منظور بهینه سازی توان و تأخیر ارتباطات سرتاسری در فواصل طولانی به کار رفته است. به منظور تأیید این روش، چندین مدار طراحی شده و با Hspice تحت فناوری های 0.13 µm شبیه سازی شده است. نتایج شبیه سازی نشان دهنده 25% کاهش در توان و 28% کاهش در تأخیر در مقایسه با ساختارهای طراحی شده قبلی در مقالات می باشد.
1-مقدمه
مقیاس بندی مدارهای مجتمع به صورت سنتی و به صورت پیوسته باعث کوچک شدن سیستم ها و افزایش سرعت مدارهای مجتمع شده است. با این وجود، مقیاس بندی نه تنها روی اندازه های سیستم و عملکرد آنها تأثیر مثبت دارد، بلکه دلیل اصلی اثرات منفی روی قابلیت اطمینان و یکپارچگی سیگنال در IC های دارای عمق زیرمیکرون می باشد. به عنوان مثال، تأخیر RC در سیم های آنچیپ اساساً به خاطر افزایش اندازه die و یک سری مشکلات فنی در مقیاس بندی خط فلز، افزایش می یابد...