چطور این مقاله مهندسی برق را دانلود کنم؟
فایل انگلیسی این مقاله با شناسه 2005649 رایگان است. ترجمه چکیده این مقاله مهندسی برق در همین صفحه قابل مشاهده است. شما می توانید پس از بررسی این دو مورد نسبت به خرید و دانلود مقاله ترجمه شده اقدام نمایید
حجم فایل انگلیسی :
296 Kb
حجم فایل فارسی :
220 کیلو بایت
نوع فایل های ضمیمه :
Pdf+Word
کلمه عبور همه فایلها :
www.daneshgahi.com
عنوان فارسي
طراحی و مدل سازی VHDL PLLهای تمام دیجیتال
عنوان انگليسي
Design and VHDL Modeling of All-Digital PLLs
نویسنده/ناشر/نام مجله
8th IEEE International NEWCAS Conference
این مقاله چند صفحه است؟
این مقاله ترجمه شده مهندسی برق شامل 4 صفحه انگلیسی به صورت پی دی اف و 11 صفحه متن فارسی به صورت ورد تایپ شده است
چکیده
در این مقاله، یک مدل VHDL از یک حلقه قفل فاز تمام دیجیتال مرتبه دوم (ADPLL) بر اساس آشکارسازهای فاز انفجاری ارائه شده است. ADPLLتوسعه یافته، به عنوان بخشی از یک ژنراتورهای کلاک توزیعی مبتنی بر شبکه های ADPLL انتخاب می شود. این مقاله یک مدل و معماری اصلی از یک آشکارساز فاز با فرکانس چند بیتی دیجیتال (PFD) ارائه می دهد و مدل سازی VHDL از مسائل و متاپایداری مرتبط با عملیات ناهمزمان PFDهای دیجیتال در جزئیات توضیح می دهد. این معماری خاص از PHD دیجیتال توسط عملیات همزمان شبکه ADPLL در زمینه ژنراتور کلاک توزیعی، مورد نیاز است. کل مدل ADPLL توسط شبیه سازی صرفا رفتاری (VHDL) و مخلوط تایید شده است، که در آن آشکارساز دیجیتال PFD توسط مدل سطح ترانزیستور آن نشان داده شد.
1-مقدمه
امروزه تعداد عناصر ترتیبی در سیستم های روی تراشه (SoC) با پیشرفت های اخیر در فن آوری های VLSI مدرن افزایش یافته است. شبکه های توزیع کلاک سنتی مبتنی بر درختان و شبکه ها معایبی برای این SoCهای پیچیده دارند، چون هیچ راه حلی برای کاهش عدم دقت (مشکلات کجی و جیتر) کلاک تحویلی در نظر گرفته نشده است...
VHDL PLL مدلسازی حلقه قفل فاز ژنراتور کلاک PFD آشکارساز فاز
:کلمات کلیدی
Abstract
In this paper, a VHDL model of a second-order all-digital phase-locked loop (ADPLL) based on bang-bang phase detectors is presented. The developed ADPLL is destined to be a part of a distributed clock generators based on networks of the ADPLL. The paper presents an original model and architecture of a digital multi-bit phase-frequency detector (PFD), and describes in details the VHDL modeling of metastability issues related with asynchronous operation of the digital PFD. This particular architecture of the digital PHD is required by the synchronised operation of the ADPLL network in the context of distributed clock generator. The whole ADPLL model have been validated by purely behavioral (VHDL) and mixed simulation, in which the digital PFD detector was represented by its transistor-level model
Keywords:
VHDL PLL Modeling PFD detector
سایر منابع مهندسی برق-مهندسی برق الکترونیک در زمینه VHDL